新思科技近日宣布與台積電持續進行密切合作，以便為台積電的最先進製程與先進封裝技術提供健全的EDA與IP解決方案，並加速AI晶片的設計與3D多晶粒設計的創新。
雙方最新合作內容，包括於台積電A16與N2P製程已認證之數位與類比流程中，提供Synopsys.ai來提高設計的生產力並達成最佳化；以及台積電A14製程的EDA流程的初步開發作業。新思科技與台積公司也針對全新發表的台積電N3C技術展開工具認證，並以已經上市的N3P設計解決方案為基礎，取得更上層樓的突破。為了替超高密度3D堆疊進一步加速半導體的設計，已取得台積電認證的新思科技3DIC Compiler平台不但支援3Dblox，並以5.5倍的光罩中介層尺寸協助強化台積電的CoWoS技術。此外，新思科技並在台積電的先進製程上，提供完整且通過矽認證的IP解決方案，讓設計人員可以用最低的功耗取得最大的效能，並把所需的功能性快速整合進入次世代的設計中。
新思科技策略與產品管理資深副總裁Sanjay Bali表示，新思科技與台積電針對最先進的製程技術，提供關鍵且最佳化的EDA與IP解決方案，協助半導體產業加速埃米級設計的創新步伐。他指出，雙方將持續合作以提供前瞻未來的解決方案，讓工程師們得以把科技水準推升至更高的境界、達成設計目標，並且更快地將產品推出上市。
台積電先進技術業務開發處資深處長袁立本表示，實現高品質的先進SoC設計成果以及更快速的產品上市時程，是台積電與新思科技雙方長期合作的基石。他指出，與像新思科技等開放創新平台設計生態系合作夥伴的密切合作，令我們的共同客戶能夠取得經認證的設計流程與高品質的IP，對於幫助客戶達成或超越他們在台積電先進製程上的設計目標，這是至關重要的。
新思科技的類比與數位流程已經取得台積電A16與N2P的製程認證，可提供最佳化的設計結果品質，同時加速類比設計的遷移。取得認證的晶背繞線功能，可支援客戶發揮台積電A16製程的優勢，並改善供電分配並提升設計效能。以圖案架構為基礎的接腳連結方法已針對台積電N2P與A16節點進行強化，可提供具競爭力的面積結果。而為了進一步最佳化台積電N2P設計，新思科技Fusion Compiler更以頻率最佳化引擎結合智能合法化技術進行強化，以便提升效能。
此外，針對台積電A14製程持續進行的新思科技EDA流程協作，則展現出新思科技為高效能設計，而持續強化新思科技EDA流程的承諾。
新思科技IC Validator簽核實體驗證解決方案，包括設計規則檢查與電路布局驗證檢查，業已取得A16與N2P製程的認證。此外，IC Validator的高容量彈性架構也擴充其PERC規則，以更佳的周轉時間處理台積電N2P的靜電放電驗證。新思科技與台積電同時也合作針對3Dblox標準，為IC Validator 3DIC解決方案進行認證。
新思科技的3DIC Compiler支援台積公司的CoWoS技術，達成史無前例的5.5倍光罩中介層尺寸，並在客戶的設計中取得實際驗證，引領半導體的創新。這項合作協助雙方共同的客戶，達到對於使用晶圓堆疊與晶片晶圓堆疊先進封裝技術的高效能運算與AI晶片，嚴苛的運算效能需求。為了無縫遷移至2.5D及3D多晶粒設計，新思科技的3DIC Compiler支援3Dblox，並為分析驅動的可行性探索、原型設計與布圖規劃，提供單一的環境。這個平台提供高通量的繞線自動化，以便促成超高密度的互連與更高的生產力。3DIC Compiler整合了多物理場分析與簽核解決方案，並結合了Ansys公司的模擬技術，提供功耗、熱量與訊號完整性的分析。
新思科技提供同級最佳之台積電N2/N2P製程用的介面與基礎IP解決方案，不但獲得多家客戶的採用，並且可以用最低的功耗為先進的高效能運算、邊緣與車用晶片，達成極大的效能。新思科技與台積公司為數千個設計案成功部署新思科技IP後，持續讓雙方共同的客戶降低整合的風險，同時達成功率、效能與面積方面的嚴苛目標。針對1.6T乙太網路、PCIe 7.0、UCIe、HBM4、USB4、DDR5、LPDDR6/5X/5及MIPI等業界領先標準，以及嵌入式記憶體、邏輯函式庫及IO，新思科技完整且通過矽認證的IP解決方案，為想達到一次就成功完成矽晶設計的廠家，提供一個低風險的路徑。
此外，新思科技也擴展了該公司IP解決方案的產品選項，並加入了基於標準、並以領先業界的PCIe與乙太網路IP為基礎進行開發的UALink與超乙太網路IP。新思科技通過矽認證並且成為高效能運算系統骨幹的224G PHY IP，已經展現出包括光學與銅線接線等廣泛的生態系互通性，讓廠家為即將到來的標準開發先進HPC與AI晶片時，可以搶得先機。
